公司搭建网站模板,wordpress 更新慢,wordpress集成微博登陆,站长网站建设一.利用74LS138实现4-16译码器
设计要求#xff1a; 用2片3-8 译码器拼接成4-16 译码器 仿真验证电路的正确性 注意观察输出信号的毛刺#xff08;竞争冒险#xff09;
设计思路#xff1a;
如下图所示#xff0c;我们让最高位输入IN_D接到片1的G2BN,接到片2的G1
· 用2片3-8 译码器拼接成4-16 译码器 · 仿真验证电路的正确性 · 注意观察输出信号的毛刺竞争冒险
设计思路
如下图所示我们让最高位输入IN_D接到片1的G2BN,接到片2的G1这样若IN_D0则上方的芯片被选中下方芯片被禁用若IN_D1则相反。 电路逻辑设计如下 用QuartusⅡ进行功能性仿真后得 用QuartusⅡ进行时序性仿真后得 仿真结果符合预期且出现了“毛刺”即电路的冒险与竞争现象这是由于逻辑门存在延迟以及信号的传输路径不同造成的当输入信号电平发生瞬时变化时电路就可能产生与稳态时不一致的错误输出。
二.利用74LS161计数器芯片实现模12的计数器
设计要求
用161计数器芯片设计一个M12的计数器上电后对CLK信号从0顺序计数到11然后回绕到0当计数值为11的CLK周期溢出信号OV输出一个高电平其他周期OV信号输出0用波形仿真观察电路结果
设计思路
要实现模12的计数器及从0到11现在QD为高位及从0000到1011然后复位再从0000开始循环计数。因为在一个计数周期中QA,QB,QD都为1的时候只有在1011的时候才会出现故利用这个特点使QA,QB,QD相与非得到0并把这个信号输入到LDN端使计数器置位回到0000的初始状态并且OV端会输出高电平表示一个计时周期的结束。 电路逻辑设计如下 用QuartusⅡ进行功能性仿真后得 用QuartusⅡ进行时序性仿真后得 可见时序仿真对信号的响应有一定的延迟。
三.利用74LS161计数器芯片实现模20的计数器
设计要求
用161计数器芯片设计一个M20的计数器 可以用多片上电后对CLK信号从0顺序计数到19然后回绕到0当计数值为19的CLK周期溢出信号OV输出一个高电平其他周期OV信号输出0用波形仿真观察电路结果
设计思路
因为一片161最大只能实现模16的计数功能故要用两片161芯片级联来实现这个功能那么首先要解决的问题是如何使两个161芯片协同工作呢即要使第一片计数从0到15然后再激活第二个芯片开始工作这里把低位片的溢出端RCO,接到高位片的LND端而使ENT端常为1这样当低位片一个周期计数结束之后RCO产生高电平会使高位片开始工作即高位片输出0001但是下一个脉冲到来的时候RCO就会变为低电平此时高位片进入保持状态保持0001的状态直到00010011然后复位开始下一个周期的循环。那么如何复位呢 设两个芯片的八个输出位分别为QH,QG,QF,QE,QD,QC,QB,QA(从高位到低位)计数周期为00000000到000100110到19通过观察发现只有在一个周期结束的时候才会出现QA,QB,QE同时为1的情况故可利用这一特性让3个信号相与非得0接到两个161芯片的LND端实现两个计数器的复位。 电路逻辑设计如下 用QuartusⅡ进行功能性仿真后得 用QuartusⅡ进行时序性仿真后得
