吉林网站开发公司,怎么用凡科做网站,艺术签名在线生成器,深圳哪家制作网站好解决Quartus与modelsim联合仿真问题#xff1a;# Error loading design解决#xff0c;是tb文件中没加#xff1a;timescale 1#xff0c;一直走下来#xff0c;在modelsim中出现了下面问题2#xff0c;rtl文件、tb文件2.1#xff0c;rtl代码2.2#xff0c;tb测试2.3# Error loading design解决是tb文件中没加timescale 1一直走下来在modelsim中出现了下面问题2rtl文件、tb文件2.1rtl代码2.2tb测试2.3netlist viewer 3modelsim仿真波形3.1quartusII中的文件配置3.2modelsim中的波形3.2.3总体波形3.2.2局部波形 参考文献1QuartusII18.0l与Modelsim10.5版本的联合仿真案例成功3-8通路三态门输出 参考文献3quartus 调用FIFO ip核 参考文献3Quartus联合modelsim的ip核仿真——以FIFO为例——报错问题解决
1一直走下来在modelsim中出现了下面问题 解决 1在tb中加上时间刻度时序必须加 2在rtl文件中可以不含时间刻度
2rtl文件、tb文件
2.1rtl代码
// rtl 设计.
module fifo(
input wire sys_clk,
input wire [7:0] pi_data, // 写数据input wire pi_flag, // 写使能
input wire rdreq, // 读使能output wire [7:0] po_data, // 读数据
output wire empty, // 空
output wire full, // 满
output wire [7:0] usedw
);scfifo_256x8 scfifo_256x8_inst( // ip_core fifo
.clock (sys_clk ),
.data (pi_data ),
.rdreq (rdreq ),
.wrreq (pi_flag ),.empty (empty ),
.full (full ),
.q (po_data ),
.usedw (usedw )
);endmodule2.2tb测试
// 测试文件
timescale 1ns/1nsmodule tb_fifo;
reg sys_clk;
reg [7:0] pi_data;
reg pi_flag;
reg rdreq;wire [7:0] po_data;
wire empty;
wire full;
wire [7:0] usedw;always #5 sys_clk ~sys_clk; // T 10
initial beginsys_clk 1;
endreg [7:0] cnt; // 计数器计数写读个数.initial begin cnt 8d0;pi_flag 0; // 不写pi_data {$random}%256;rdreq 0; // 不读#10pi_flag 1; // 写pi_data {$random}%256;rdreq 0;repeat(256) begin // 只写
#10 pi_flag 1; // 写pi_data {$random}%256;rdreq 0;cnt cnt 1;endrepeat(256) begin // 只读
#10 pi_flag 0;pi_data 0;rdreq 1; // 读cnt cnt - 1;endrepeat(10) begin // 同时写读
#10 pi_flag 1; pi_data {$random}%256;rdreq 1;cnt cnt;end#100 $finish;
endfifo u1_fifo(
.sys_clk (sys_clk ),
.pi_data (pi_data ), // 写数据
.pi_flag (pi_flag ), // 写使能
.rdreq (rdreq ), // 读使能.po_data (po_data ),
.empty (empty ),
.full (full ),
.usedw (usedw )
);endmodule2.3netlist viewer
1 2
3modelsim仿真波形
3.1quartusII中的文件配置
1
2
3.2modelsim中的波形
3.2.3总体波形 3.2.2局部波形
1开始处读空
2中间处写满
3结束处读空
