关于加强网站建设的情况说明,装潢设计怎么样,服装设计师培训,快点号自媒体平台注册这目录1、前言2、GTH 高速收发器介绍GTH 高速收发器结构参考时钟的选择和分配GTH 发送端GTH 接收端3、vivado工程详解4、上板调试验证5、福利#xff1a;工程代码的获取1、前言
Xilinx系列FPGA内置高速串行收发器#xff0c;配有可配置的IP方便用户调用#xff0c;按照速度…
这目录1、前言2、GTH 高速收发器介绍GTH 高速收发器结构参考时钟的选择和分配GTH 发送端GTH 接收端3、vivado工程详解4、上板调试验证5、福利工程代码的获取1、前言
Xilinx系列FPGA内置高速串行收发器配有可配置的IP方便用户调用按照速度等级和使用器件分别如下 GTPArtix7使用最大线速率6.6Gbps之前写过一篇GTP实现板间视频传输的文章参考链接GTP GTXKintex7使用最大线速率12.5Gbps之前写过一篇GTX实现板间视频传输的文章参考链接GTX GTHultrascale系列的 GTH 收发器最高支持 16.3Gbps本例程使用的器件是xczu7ev-ffvc1156-2-i 本文详细描述了高端FPGA对GTH的回环测试的实现设计方案工程代码编译通过后上板调试验证可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做项目开发可应用于医疗、军工等行业的高速信号传输领域 提供完整的、跑通的工程源码和技术支持 工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后 本设计提供2套工程源码 工程1GTH仿真工程 工程1GTH回环测试工程
2、GTH 高速收发器介绍
GTH 高速收发器结构
在 Ultrascale/Ultrascale架构系列的 FPGA 中GTH 高速收发器通常使用 Quad 来划分一个 Quad 由四个GTHE3/4_CHANNEL 原语和一个 GTHE3/4_COMMON 原语组成。每个 GTHE3/4_COMMON 中包含两个 LC-tank pll(QPLL0 和 QPLL1)。只有在应用程序中使用 QPLL 时才需要实例化 GTHE3/4_COMMON。 每个 GTHE3/4_CHANNEL 由一个 channel PLLCPLL、一个 transmitter,和一个 receiver 组成。一个参考时钟可以直接连接到一个 GTHE3/4_CHANNEL 原语而不需要实例化 GTHE3/4_COMMON。 GTH 收发器的发送端和接收端功能是相互独立都是由 Physical Media Attachment物理媒介适配PMA和Physical Coding Sublayer物理编码子层 PCS组成。PMA 内部集成了串并转换(PISO)、预加重、接收均衡、时钟发生器和时钟恢复等PCS 内部集成了 8b/10b 编解码、弹性缓冲区、通道绑定和时钟修正等。
参考时钟的选择和分配
UltraScale 器件中的 GTH 收发器提供了不同的参考时钟输入选项。参考时钟选择架构支持 QPLL0、QLPLL1 和CPLL。从架构上讲每个 Quad 包含四个 GTHE3/4_CHANNEL 原语一个 GTHE3/4_COMMON 原语两个专用的外部参考时钟引脚对以及专用的参考时钟路由。如果使用到了高性能 QPLL则必须实例化 GTHE3/4_COMMON如下面 GTHE3/4_COMMON 时钟多路复用器结构的详细视图所示在一个 Quad 中有 6 个参考时钟引脚对两个本地参考时钟引脚对GTREFCLK0或GTREFCLK1两个参考时钟引脚对来自上面的两个QuadsGTSOUTHREFCLK0或 GTSOUTHREFCLK1两个参考时钟引脚对来自下面的两个 QuadsGTNORTHREFCLK0 或 GTNORTHREFCLK1。 类似的下面是 GTHE3/4_CHANNEL 原语中的参考时钟多路复用器结构的详细视图。
GTH 发送端
结合本节课的历程来看一下 transmitter 端工作流程并行数据从设备逻辑给到 TX 接口首先进入物理编码子层PCS经过 8B/10B 编码器编码之后进入一个发送缓存区 Phase Adjust FIFO。如下所示GTH 收发器TX 数 据 路 径 有 两 个 用 于 PCS 的 内 部 并 行 时 钟 域 :PMA 并 行 时 钟 域 (XCLK) 和 PCS 并 行 时 钟 域TXUSRCLK如果要传输数据XCLK 速率必须与 TXUSRCLK 速率匹配并且必须解决两个时钟 域 之 间 的 相 位 差 。 GTH 发 送 端 提 供 了 一 个 TX buffer 和 一 个 TX 相 位 校 准 电 路 以 解 决 XCLK 和TXUSRCLK 域之间的相位差。推荐默认使用 TX Buffer易于操作。如果对低延迟有严格要求则须旁路 TX buffer。当 TX buffer 被旁路时使用 TX 相位校准电路去调整 XCLK 和 TXUSRCLK 域之间的相位差以便将数据从 PCS 传输到 PISO。最后通过高速 Serdes 进行并串转换PISO经预/后加重输出TX 驱动程序作为高速串行数据。
GTH 接收端
接下来看一下 Receiver 端工作流程RX 接收到的信号会首先经过 RX 均衡器均衡器的主要作用是用于补偿信号的高频损失 LPM 和 DFE 分别是两种不同模式的均衡器。 RX 的时钟数据恢复电路是图上图中的 RX CDR 模块因为 GTH 传输不带随路时钟因此在接收端必须去实现时钟恢复和数据恢复时钟数据恢复电路下图所示 GTHE3/4_CHANNEL 收发信机采用相位旋转 CDR 架构。传入数据首先经过接收机均衡阶段。均衡数据由边缘和数据采样器捕获。数据采样器捕获的数据被提供给 CDR 状态机和下游收发器块。CDR 状态机使用来自边缘和数据采样器的数据来确定传入数据流的相位并控制相位插值器(pi)。边缘采样器的相位被锁定在数据流的过渡区域而数据采样器的相位被定位在数据眼的中间CPLL 或 QPLL 为相位插补器提供基准时钟。相位插补器反过来产生良好的、均匀间隔的采样相位以允许 CDR 状态机有良好的相位控制。 数据经过 CDR 之后进行串并转换这里的 Polarity 是用来进行极性控制的如果传入的数据是 PRBS,那么接下来会使用内嵌的 PRBS 检查器进行 checkxilinx 官方提供了四种不同的伪随机序列生成器可供用户选择PRBS checker 用来测试信号的完整性。如果传入的是 8b10b 编码后的用户数据那么接下来就会对传出的数据进行边界对齐和 8b10b 的解码。 最后是 RX elastic buffer 这个部分如上图所示GTH 收发器 RX 数据路径有两个用于 PCS 的内部并行时钟域:PMA 并行时钟域(XCLK)和 PCS 并行时钟域(RXUSRCLK),为了接收数据PMA 并行速率必须足够接近 RXUSRCLK 速率并且必须解决两个时钟域之间的相位差。GTH 收发器包含一个 RX elastic buffer以解决 XCLK和 RXUSRCLK 域之间的差异。当 RX elastic buffer 被旁路时RX 相位校准电路用于调整 SIPO 并行时钟域和 RXXCLK 域之间的相位差以实现从 SIPO 到 PCS 的可靠数据传输最后输出给 RX 外部接口。要特别注意一下的是RX elastic buffer 还具有时钟纠正和通道绑定功能。
3、vivado工程详解
开发板Zynq ultrascalexczu7ev-ffvc1156-2-i 开发环境vivado2021.12021.1以上版本均可打开升级一下IP即可使用 输入/输出SFP接口的GTX对插回环 首先创建一个工程添加 UltraScale FPGAs Transceivers Wizard IP 这 里 的 预 设 配 置 选 择 GTH-aurora_8B10B 即 可 。 串 行 收 发 器 类 型 取 决 于 使 用 的 具 体 设 备 以MZU04A 板卡为例它的 SFP仅支持 GTH 类型。 接收端边界对齐和 comma 检测 工程代码架构如下
4、上板调试验证 编译完工程之后下载程序验证光纤接口 8b10b 回环实验。下载完成后查看 ILA 的波形当检测模块中的 prbs_any_chk_error_int 信号一直为 0说明光纤接口 8b10b 环回实验下载验证成功。
5、福利工程代码的获取
福利工程代码的获取 代码太大无法邮箱发送以某度网盘链接方式发送 资料获取方式私或者文章末尾的V名片。 网盘资料如下
