网站建设功能点价格,wordpress付费版,网页版微信聊天记录会留在电脑里吗,app推广公司“ 12nm工艺#xff0c;2.5GHz频率#xff0c;低功耗Cortex-A72处理器培训”
本项目是真实项目实战培训#xff0c;低功耗UPF设计#xff0c;后端参数如下#xff1a;
工艺#xff1a;12nm
频率#xff1a;2.5GHz
资源#xff1a;2000_0000 instances 为了满足更多…“ 12nm工艺2.5GHz频率低功耗Cortex-A72处理器培训”
本项目是真实项目实战培训低功耗UPF设计后端参数如下
工艺12nm
频率2.5GHz
资源2000_0000 instances 为了满足更多学员的诉求我们将A72 12nm低功耗后端课程分为两个版本
1、基础版本价格是知名机构的的1/5全国最低价
2、进阶版本含低功耗设计7个power domain的hierarchy UPF设计
进阶版本的低功耗设计如下7个power domain FlowPartition Flow 时钟结构分析 复位结构分析 我们来对比下A72与A7的资源。A72 Gate数目是A7的13倍如果都采用28nm制程A72的面积应该是1180790um^2实际A72采用12nm制程面积是486100um^21180790/4861002.4符合摩尔定律。 Cortex-A7单核
Gates240291 Cells118421
Cortex-A72单核
Gates3125649 Cells1207766 28nm Cortex-A7单核
Area90830.1 um^2
12nm Cortex-A72单核
Area486100.9 um^2 进阶版本课程在研发中分享个例子比如Cortex-A72低功耗设计DBG domain的isolation为何用VDDS_maia_noncpu供电而不是TOP的VDD 答因为dbg的上一级是noncpunoncpu下面分成dbg和两个tbnk。进阶课程是hierarchy低功耗设计价格较贵暂时不推。现在主推A72基础版本课程打垮动则1-2万的后端培训价格 再分享个例子比如Cortex-A72低功耗设计这个switch cell是双开关吗答不是之所以分trickle和hammer是为了解决hash current大电流先开trickle然后再开hammer。 再分享个例子比如Cortex-A72进阶版本课程的低功耗例子请问如果iso cell输出都要放parent输入放self那么下面-applies_to_outputs对应的-location为何是self? 答这个需要了解CPU的内部设计架构tbnk掉电 VDDS_maia_noncpu也必然掉电pst如下所以-applies_to_outputs对应的-location是可以的那么注意下debug domain呢 实际上没有tbnk到debug domain的信号因此脚本如下 再分享个例子比如Cortex-A72进阶版本课程的低功耗例子为何non_cpu的SRAM的VDD VDDM都接的可关闭电源SRAM的VDD VDDM分别是常开、和retention电源吧 答本来是VDDM作为retention电源设计的VDD关掉后 VDDM可以供电作为retention使用但是此处没有去做memory的双电源sram当成单电源使用不然sram无法彻底断电。 再分享个例子比如Cortex-A72基础版课程有学员的Cortex-A72 maia_cpu LVS通过, 但是MAIA顶层LVS比对不过我们来定位一下。
以FE_OFN4326_cfgend_cpu1_o为例点击下图FE_OFN4326_cfgend_cpu1_o 找到calibredrv错误坐标1949,139
对应到innovus去看坐标1949,139
看到maia_cpu的pin脚过于密集造成顶层连接pin脚时候会无法绕线从而导致innovus从maia_cpu上面走线形成short。尽管maia_cpu带了blockage但是invs没有足够的连接pin的routing resource也就只能在maia_cpu上面去try了。 修改办法很简单具体操作option参见知识星球。 保存db重新LVS比对通过。 景芯SoC—全芯片UPF后端实战
景芯SoC培训的全芯片UPF低功耗设计(含DFT设计) 景芯SoC训练营培训项目低功耗设计前功耗为27.9mW。 低功耗设计后功耗为0.285mW功耗降低98.9% 7天冲刺PR训练营有同学问如何给IO添加PAD请思考景芯SoC的IO和PAD如何实现最佳 7天冲刺PR训练营有同学问同样的floorplan有些同学很快跑完有些同学则遇到大量DRC问题EDA工具不停iteration导致工具始终无法跑完具体什么问题呢 首先小编发现该同学的stripe把TM2定义为了horizontal而熟悉景芯工艺的同学知道TM2的preference direction是VERTICAL。 查询景芯的lef库文件也可以确认 用错方向有多大影响呢大家上景芯SoC的后端flow实践一下吧实践出真知。 7天冲刺PR训练营有同学问为啥PR花了一天一夜24个小时完成布线还大量DRC错误小编已经将设计规模尽可能减小以加速PR设计实际上2小时就可以跑完routing为何这么慢原因就是低功耗单元的走线。具体原因及解决办法欢迎加入景芯训练营讨论。 其错误主要集中在M4上请思考如何解决。 7天冲刺PR训练营有同学问power switch cell的secondPG pin(VDDG)从M1接出的而不是M2, 请思考有什么问题如何解决 7天冲刺PR训练营有同学问景芯SoC培训营同学遇到Corner Pad LVS不过怎么处理 完成景芯SoC培训的前端设计仿真、DFT后我们来到后端flow本教程教你一键式跑完数字后端flow。 生成脚本命令如下
tclsh ./SCRIPTS/gen_flow.tcl -m flat all 生成flow脚本之前需要配置setup.tcl等相关参数具体参见【全网唯一】【全栈芯片工程师】提供自研的景芯SoC前端工程、DFT工程、后端工程带你从算法、前端、DFT到后端全流程参与SoC项目设计。 景芯SoC训练营的同学问为何innovus读取做好的floorplan def文件报Error? 首先看log: Reading floorplan file - ./data_in/DIGITAL_TOP.def (mem 1595.0M).
#% Begin Load floorplan data ... (date10/23 22:38:01, mem1579.3M)
**ERROR: (IMPFP-710): File version unknown is too old. 以前EDI的时期我们可以通过定义fp_file的方式来加载floorplan
set vars(fp_file) ./data_in/DIGITAL_TOP.def 但是现在innovus升级并放弃了fp_file的加载方式当然也可以用老版本的EDI9.1及以前版本来加入fp_file然后转存为新版本这方式明显没有必要。正如下log提示所说检查log是非常好的工程师习惯。 Input floorplan file is too old and is not supported in EDI 10.1 and newer.
You can use EDI 9.1 and before to read it in, then save again to create new version. 小编的直觉告诉我先去看看同学保存的def文件是哪个def版本? 同学保存方式如下 那么请问如何解决请大家加入景芯训练营实践。
景芯SoC用了很多异步FIFO关注异步RTL实现的同学可以抓取异步FIFO出来看一下版图连线 查看下所有异步FIFO cell的面积
dbget [dbget top.insts.pstatus unplaced -p].area
查下所有异步FIFO的cell的名字
dbget [dbget top.insts.pstatus unplaced -p].name
那么怎么抓出异步路径来观察版图走线呢如何让report_timing呢更多内容参见知识星球和SoC训练营。
