有源码个人网站怎么建立,晋城市公用事业建设局网站,南昌网站建设排行,wordpress技术性博客主题名称#xff1a;FIFO设计16*8#xff0c;数据显示在数码管
软件#xff1a;Quartus
语言#xff1a;Verilog
代码功能#xff1a;
使用verilog语言设计一个16*8的FIFO#xff0c;深度16#xff0c;宽度为8。可对FIFO进行写和读#xff0c;并将FIFO读出的数据显示到…名称FIFO设计16*8数据显示在数码管
软件Quartus
语言Verilog
代码功能
使用verilog语言设计一个16*8的FIFO深度16宽度为8。可对FIFO进行写和读并将FIFO读出的数据显示到数码管。
演示视频FIFO设计16*8verilog数据显示在数码管_Verilog/VHDL资源下载 FPGA代码资源下载网hdlcode.com
代码下载
FIFO设计16*8verilog数据显示在数码管_Verilog/VHDL资源下载名称FIFO设计16*8数据显示在数码管代码在文末付费下载软件Quartus语言Verilog代码功能使用verilog语言设计一个16*8的FIFO深度16宽度为8。可对FIFO进行写和读并将FIFO读出的数据显示到数码管。演示视频FPGA代码资源下载网hdlcode.com部分代码展示//fifo 168fifomodule fifo_top(input clk,inphttp://www.hdlcode.com/index.php?mhomecViewaindexaid204
部分代码展示
//fifo 16×8fifo
module fifo_top
(
input clk,
input rst,
input [7:0] din,//fifo写数据
input wr_en,//写使能
input rd_en,//读使能
output empty,//空信号
output full,//满信号
output [7:0] bit_select,//数码管位选高电平选通
output [7:0] seg_select//数码管段选低电平点亮
);
wire [7:0] dout;//读数据
//fifo模块
a_fifo i_a_fifo
(
. clk(clk),
. rst(rst),
. din(din),//fifo写数据
. wr_en(wr_en),//写使能
. rd_en(rd_en),//读使能
. dout(dout),//读数据
. empty(empty),//空信号
. full(full)//满信号
);
//数码管显示模块
display i_display(
. clk(clk),
. din(din),//fifo写数据
. dout(dout),//读数据
. bit_select(bit_select),//数码管位选高电平选中
. seg_select(seg_select)//数码管段选
);
endmodule//fifo 16×8fifo
module a_fifo
(
input clk,
input rst,
input [7:0] din,//fifo写数据
input wr_en,//写使能
input rd_en,//读使能
output reg [7:0] dout,//读数据
output empty,//空信号
output full//满信号
);reg [7:0] ram [15:0];//RAM。深度16宽度8
reg [6:0] count7d0;
reg [6:0] rp7d0;
reg [6:0] wp7d0;integer i;
always(posedge clk)
if(rst)begin//复位wp7d0;rp7d0;dout8d0;count7d0;for(i0;i16;ii1)ram[i]8b00000000;//清零end
elsecase({rd_en,wr_en})2b00:countcount;2b01://单写FIFOif(~full)begin//未满ram[wp]din;//存入fifoif(wp7d15)wp7d0;//写地址循环累加elsewpwp7d1;countcount7d1;rprp;end2b10://单读FIFOif(~empty)begin//未空doutram[rp];//读fifo设计文档
设计文档.doc
1. 工程文件 2. 程序文件 3. 程序编译 4. RTL图 5. Testbench 6. 仿真图
整体仿真图 Fifo模块仿真图 数码管显示模块仿真图
