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北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客 JK.v
module JK
(input clk,input J,input K,input…北邮22信通一枚~
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module JK
(input clk,input J,input K,input set,input reset,output reg q
);always (posedge clk or negedge reset or negedge set)begin if(!reset) //异步清零beginq1b0;endelse if(!set) //异步置1begin q1b1;endelsebegincase({J,K})2b00:qq;2b01:q0;2b10:q1;2b11:q~q;endcaseendend
endmodule
JK_tb.v
timescale 1ns/100ps
module JK_tb();reg clk;reg j;reg k;reg reset;reg set;wire q;initial begin clk0;j0;k0;reset1;set1;#50;set0;#50;set1;#50;reset0;#50;reset1;end
always #10 clk-clk;
always #20 j-j;
always #30 k-k;JK JK_1
(.clk(clk),.J(j),.K(k),.set(set),.reset(reset),.q(q)
);endmodule
