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);reg en1;
wire clk_en;always(posedge clk or negedge rst_n) beginif(!rst_n)beginen1 1b0;endelse beginen1 out_en;end
end
assign clk_en clk en1;
always (posedge clk_en or negedge rst_n) beginif(rst_n1b0)out 64b0;elseout data;
end
endmodule综合出来电路如下和我们预想的一样。
