H5网站整站,北京贸易公司网站制作,郑州网站建设rwxwl,网站开发服务税率是多少名称#xff1a;四位十进制数字频率计VHDL#xff0c;quartus仿真
软件#xff1a;Quartus
语言#xff1a;VHDL
代码功能#xff1a; 使用直接测频法测量信号频率#xff0c;测频范围为1~9999Hz#xff0c;具有超量程报警功能
演示视频#xff1a;四位十进制数字频…名称四位十进制数字频率计VHDLquartus仿真
软件Quartus
语言VHDL
代码功能 使用直接测频法测量信号频率测频范围为1~9999Hz具有超量程报警功能
演示视频四位十进制数字频率计VHDLquartus仿真_Verilog/VHDL资源下载 代码下载四位十进制数字频率计VHDLquartus仿真_Verilog/VHDL资源下载名称四位十进制数字频率计VHDLquartus仿真代码在文末付费下载软件Quartus语言VHDL代码功能 使用直接测频法测量信号频率测频范围为1~9999Hz具有超量程报警功能演示视频部分代码展示LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all;--计数器模块ENTIThttp://www.hdlcode.com/index.php?mhomecViewaindexaid186
FPGA代码资源下载网hdlcode.com
部分代码展示 LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;
--计数器模块
ENTITY counter ISPORT (signal_in : IN STD_LOGIC;--被测信号en : IN STD_LOGIC;--1S闸门信号rst : IN STD_LOGIC;--复位alarm : OUT STD_LOGIC;--报警number : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)--频率值);
END counter;
ARCHITECTURE trans OF counter ISSIGNAL num_0 : STD_LOGIC_VECTOR(3 DOWNTO 0) : 0000;SIGNAL num_1 : STD_LOGIC_VECTOR(3 DOWNTO 0) : 0000;SIGNAL num_2 : STD_LOGIC_VECTOR(3 DOWNTO 0) : 0000;SIGNAL num_3 : STD_LOGIC_VECTOR(3 DOWNTO 0) : 0000;
BEGINnumber (num_3 num_2 num_1 num_0);--单位Hz--计数,计数1s内的信号周期数计数值就是频率值PROCESS (signal_in, rst)BEGINIF (rst 1) THENnum_0 0000;num_1 0000;num_2 0000;num_3 0000;alarm 0;ELSIF (signal_inEVENT AND signal_in 1) THENIF (en 1) THEN--计数低位都是9则高位加1低位清零例如加到999则变为1000IF (num_3 1001 AND num_2 1001 AND num_1 1001 AND num_0 1001) THENnum_0 0000;num_1 0000;num_2 0000;num_3 0000;alarm 1;--报警ELSIF (num_2 1001 AND num_1 1001 AND num_0 1001) THENnum_0 0000;num_1 0000;num_2 0000;num_3 num_3 0001;--低位为9则高位加1低位清零alarm 0;ELSIF (num_1 1001 AND num_0 1001) THENnum_0 0000;num_1 0000;num_2 num_2 0001;--低位为9则高位加1低位清零num_3 num_3;alarm 0;ELSIF (num_0 1001) THENnum_0 0000;num_1 num_1 0001;--低位为9则高位加1低位清零num_2 num_2;num_3 num_3;alarm 0;ELSEnum_0 num_0 0001;--低位加1num_1 num_1;num_2 num_2;num_3 num_3;alarm 0;END IF;END IF;END IF;END PROCESS;END trans;设计文档(文档点击可下载)
1. 工程文件 2. 程序文件 3. 程序编译 4. 仿真图
整体仿真图 计数器模块 锁存器模块 控制模块 产生闸门信号清零信号锁存信号 数码管显示模块 设计文档.doc
