用wordpress建站多少钱,大型大型网站建设方案ppt模板,wordpress 简码,创建网站用英语怎么说异步复位同步释放
描述
题目描述#xff1a;
请使用异步复位同步释放来将输入数据a存储到寄存器中#xff0c;并画图说明异步复位同步释放的机制原理
信号示意图#xff1a; clk为时钟
rst_n为低电平复位
d信号输入
dout信号输出
波形示意图#xff1a; 输入描…异步复位同步释放
描述
题目描述
请使用异步复位同步释放来将输入数据a存储到寄存器中并画图说明异步复位同步释放的机制原理
信号示意图 clk为时钟
rst_n为低电平复位
d信号输入
dout信号输出
波形示意图 输入描述 clk为时钟 rst_n为低电平复位 d信号输入 输出描述 dout信号输出 解题思路 主要参考以下博文 异步复位同步释放 - 知乎 (zhihu.com) 了解复位的概念
电路的任何一个寄存器、存储器结构和其他时序单元都必须附加复位逻辑电路以保证电路能够从错误状态中恢复、可靠地工作。对于综合实现的真实电路通过复位使电路进入初始状态或者其他预知状态。
同步复位
下面给出一个简单的同步复位的D触发器Verilog代码如下
module Sync_rst(input clk,input rst, //Synchronous resetinput d,output reg q
);always (posedge clk) beginif (!rst) q 1b0;else q d;endendmodule
其RTL视图如下所示 同步复位的优点
抗干扰性高可以剔除复位信号中周期短于时钟周期的毛刺电路稳定性强。
同步复位的缺点
大多数逻辑器件的目标库内的DFF都只有异步复位端口将其用于同步复位时综合器就会在寄存器的数据输入端插入额外的组合逻辑占用更多的逻辑资源同步复位依赖于时钟如果电路中的时钟信号出现问题则无法完成复位。对复位信号的脉冲宽度有要求必须大于指定的时钟周期由于线路上的延迟可能需要多个时钟周期的复位脉冲宽度且很难保证复位信号到达各个寄存器的时序
异步复位
一个简单的异步复位的D触发器Verilog代码如下
module Async_rst(input clk,input rst_n,input d,output reg q
);always(posedge clk or negedge rst_n) beginif(!rst_n) q 1b0;else q d;end
endmodule其RTL视图如下所示 异步复位的优点
无需额外的逻辑资源实现简单复位信号不依赖于时钟。
异步复位的缺点
复位信号容易受到外界的干扰如毛刺等影响复位信号释放的随机性可能导致时序违规倘若复位释放时恰恰在时钟有效沿附近就很容易使电路处于亚稳态 异步复位同步释放 异步复位复位信号可以直接不受时钟信号影响在任意时刻只要是低电平就能复位即复位信号不需要和时钟同步如上图所示当rst_n有效时即rst_n 1b0时第一级D触发器和第二级D触发器的输出rst_0、rst_1均为低电平即rst_01‘b0、rst_1b0;此时以rst_1作为复位信号的第三个D触发器的复位信号有效其输出dout被复位即dout 1b0该过程被称为异步复位
同步释放让复位信号取消的时候必须跟时钟信号同步即刚好跟时钟同沿在上图中假设rst_n撤除即rst_n 1’b1时发生在clk上升沿如果不加该电路异步复位同步释放电路可能会发生亚稳态事件有的时候会打三拍。但是加上此电路后假设第一级D触发器在clk_上升沿时rst_n刚好撤除即rst_n 1’b1则第一级D触发器可能输出高电平“1”也可能输出亚稳态也可能输出低电平。但此时第二级触发器不会立刻更新输出第二级触发器输出值为前一级触发器的输出状态rst_0。显然第一级触发器之前为低电平故第二级触发器输出保持复位rst_2 1b0.直到下一个时钟有效沿到来之后才随着变为高电平rst_2 1b1。即实现同步释放
其Verilog代码如下题解Verilog代码
timescale 1ns/1nsmodule ali16(
input clk,
input rst_n,
input d,
output reg dout);//*************code***********//
reg rst_0, rst_1;//异步复位同步释放
always (posedge clk or negedge rst_n) beginif (!rst_n) begin rst_0 1b0; rst_1 1b0; endelse begin rst_0 1b1; rst_1 rst_0;end
end
//将输入数据存储到寄存器中
always (posedge clk or negedge rst_1) beginif (!rst_1) dout 1b0; else dout d;
end
//*************code***********//
endmodule
异步复位同步释放的波形图如下所示 异步复位同步释放的优点
避免复位信号释放的时候造成的亚稳态问题只要复位信号一有效电路就处于复位状态以时钟沿无关有效捕捉复位即使是短脉冲复位也不会丢失有明确的复位撤销行为复位的撤离是同步信号因此有良好的撤离时序和足够的恢复时间用两级触发器打两拍的方法解决亚稳态的问题
