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什么是过约束
从字面意思来看所谓过约束是指约束过紧了。这个“过”体现在setup requirement变小了对于单周期路径这个值通常与时钟周期一致但在过约束情况下等效于这个值变小了也就是时钟频率变大了。
书面一些的解释如下
在FPGA现场可编程门阵列设计中过约束是指对设计中的某些元素如信号、模块等施加的约束条件过多或过于严格超出了实际实现的需要从而可能导致设计实现困难、无法满足所有约束条件或者出现其他意外问题的情况。以下是关于FPGA中过约束的详细介绍
1. 过约束的类型
时序过约束 时钟约束过严例如对时钟信号的频率要求过高或者对时钟的抖动、偏移等时序参数设置了过于严格的限制。这可能使得设计在实际的FPGA资源和布线情况下无法满足这些要求导致时序分析不通过。比如要求一个复杂逻辑电路在极短的时钟周期内完成所有运算和数据传输而FPGA的布线延迟和逻辑延迟无法满足这样的要求。路径延迟约束过严对某些关键路径如数据通路、控制信号通路等的延迟要求过于苛刻。这可能导致在布局布线过程中FPGA的综合和布局布线工具难以找到满足要求的布线方案。例如要求某条关键路径的延迟必须小于某个极小的值而实际的逻辑和布线资源无法实现这样的低延迟。资源约束过严 面积约束过严对设计所占用的FPGA逻辑资源如查找表、寄存器等或物理面积设置了过低的限制。这可能使得设计无法在规定的资源范围内完成导致综合或布局布线失败。例如在一个资源有限的FPGA芯片上试图实现一个过于复杂的设计同时又对面积进行了严格限制使得设计无法正常映射到FPGA的资源上。引脚约束过严对FPGA的引脚分配和使用施加了过多的限制。例如指定某些特定的引脚用于特定的信号而这些引脚在实际的PCB布局中可能不方便使用或者导致信号布线困难。
2. 过约束产生的问题
设计实现困难过严的约束可能使得综合和布局布线工具无法找到满足所有约束条件的解决方案导致设计无法成功实现。例如时序过约束可能导致工具无法完成时序收敛即无法使设计中的所有路径都满足指定的时序要求。性能下降为了满足过严的约束条件综合和布局布线工具可能会采取一些妥协的策略如增加额外的逻辑资源或布线长度这可能会导致设计的性能下降。例如为了满足过严的路径延迟约束工具可能会增加更多的寄存器来进行流水线操作从而增加了设计的面积和功耗。可移植性降低过约束的设计可能在不同的FPGA平台或工艺库下难以移植。因为不同的FPGA芯片和工艺库具有不同的资源特性和时序性能过严的约束可能在其他平台上无法满足需要重新调整约束条件和设计。
3. 避免过约束的方法
合理设置约束条件在进行FPGA设计时需要根据设计的实际需求和FPGA的资源特性合理设置约束条件。例如在设置时钟频率时要考虑到设计的复杂度和FPGA的性能避免设置过高的频率要求。进行充分的设计验证在设计过程中通过功能仿真、时序分析等手段对设计进行充分的验证及时发现和解决潜在的过约束问题。例如在进行时序分析时观察关键路径的延迟情况判断是否存在过约束的情况。优化设计结构通过优化设计的逻辑结构和算法减少设计的复杂度和关键路径的长度从而降低对约束条件的要求。例如采用流水线技术、并行处理等方法来提高设计的性能减少对单个时钟周期内完成任务的要求。 什么情况下使用过约束
过约束作为时序收敛的一种方法并不是随意使用的一定是有一些限制条件的。如果设计在布线route_design之后没有收敛只针对建立时间也就是在时序报告中可以看到WNS为负值但接近0这是一个很重要的条件这通常是因为在布局place_design之后时序余量Timing margin已经很小了。一种可行的方法就是增加在布局以及布局之后的物理优化phys_opt_design阶段的时序预算Timing budget从而改善时序余量。这种方法就是过约束。 ---这一段没有很看懂后面再理解理解吧
