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module clkdiv(clk,reset,clkout);input clk,reset;output clkout;reg[4:0] counter;//32是2的5次方需要5位计数器always (posedge clk or posedge reset)beginif (reset 1) counter 5b00000;else countercounter1;endassign clkoutcounter[4];
endmodule测试模块示例
module clkdiv_tb;reg clk,reset;wire clkout;clkdiv U1(clk,reset,clkout);initialbeginclk1b0,reset1b1;#10 reset1b0;endalways #20 clk~clk;
endmodule
